// ****************************************************************************** 
// Copyright     :  Copyright (C) 2018, Hisilicon Technologies Co. Ltd.
// File name     :  hipciec_tl_reg_reg_offset_field.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Author        :  xxx
// Version       :  1.0
// Date          :  2017/10/24
// Description   :  The description of xxx project
// Others        :  Generated automatically by nManager V4.2 
// History       :  xxx 2018/03/16 18:03:12 Create file
// ******************************************************************************

#ifndef __HIPCIEC_TL_REG_REG_OFFSET_FIELD_H__
#define __HIPCIEC_TL_REG_REG_OFFSET_FIELD_H__

#define HIPCIEC_TL_REG_TL_TX_NOND0_EN_LEN         1
#define HIPCIEC_TL_REG_TL_TX_NOND0_EN_OFFSET      3
#define HIPCIEC_TL_REG_TL_TX_NOND0_STOP_EN_LEN    1
#define HIPCIEC_TL_REG_TL_TX_NOND0_STOP_EN_OFFSET 2

#define HIPCIEC_TL_REG_TL_MSIX_RAM_INI_FINISH_LEN    1
#define HIPCIEC_TL_REG_TL_MSIX_RAM_INI_FINISH_OFFSET 7
#define HIPCIEC_TL_REG_TL_MSIX_RAM_INI_LEN           1
#define HIPCIEC_TL_REG_TL_MSIX_RAM_INI_OFFSET        0

#define HIPCIEC_TL_REG_TL_RX_VDM0_FORWARDING_EN_LEN      1
#define HIPCIEC_TL_REG_TL_RX_VDM0_FORWARDING_EN_OFFSET   25
#define HIPCIEC_TL_REG_TL_RX_POISON_FORWARDING_EN_LEN    1
#define HIPCIEC_TL_REG_TL_RX_POISON_FORWARDING_EN_OFFSET 24
#define HIPCIEC_TL_REG_TL_IOREQ_CHECK_EN_LEN             1
#define HIPCIEC_TL_REG_TL_IOREQ_CHECK_EN_OFFSET          17
#define HIPCIEC_TL_REG_TL_CFGREQ_CHECK_EN_LEN            1
#define HIPCIEC_TL_REG_TL_CFGREQ_CHECK_EN_OFFSET         16
#define HIPCIEC_TL_REG_TL_RCB_CHECK_EN_LEN               1
#define HIPCIEC_TL_REG_TL_RCB_CHECK_EN_OFFSET            8
#define HIPCIEC_TL_REG_TL_CDT_OVF_CHECK_EN_LEN           1
#define HIPCIEC_TL_REG_TL_CDT_OVF_CHECK_EN_OFFSET        1
#define HIPCIEC_TL_REG_TL_4KB_CHECK_EN_LEN               1
#define HIPCIEC_TL_REG_TL_4KB_CHECK_EN_OFFSET            0

#define HIPCIEC_TL_REG_TL_CFG_TA_BL_EN_LEN    1
#define HIPCIEC_TL_REG_TL_CFG_TA_BL_EN_OFFSET 1
#define HIPCIEC_TL_REG_TL_CFG_BL_EN_LEN       1
#define HIPCIEC_TL_REG_TL_CFG_BL_EN_OFFSET    0

#define HIPCIEC_TL_REG_TL_RX_NAT_ROM_BAR_EN_LEN    1
#define HIPCIEC_TL_REG_TL_RX_NAT_ROM_BAR_EN_OFFSET 6
#define HIPCIEC_TL_REG_TL_RX_NAT_BAR_EN_LEN        6
#define HIPCIEC_TL_REG_TL_RX_NAT_BAR_EN_OFFSET     0

#define HIPCIEC_TL_REG_TL_ASPM_L1_ENTER_CNT_LEN     16
#define HIPCIEC_TL_REG_TL_ASPM_L1_ENTER_CNT_OFFSET  16
#define HIPCIEC_TL_REG_TL_ASPM_L0S_ENTER_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_ASPM_L0S_ENTER_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_ASPM_IDLECNT_EN_LEN    2
#define HIPCIEC_TL_REG_TL_ASPM_IDLECNT_EN_OFFSET 0

#define HIPCIEC_TL_REG_TL_DC_PCIPM_ENTER_L2_EN_LEN    1
#define HIPCIEC_TL_REG_TL_DC_PCIPM_ENTER_L2_EN_OFFSET 24
#define HIPCIEC_TL_REG_TL_DC_PCIPM_ENTER_L1_EN_LEN    1
#define HIPCIEC_TL_REG_TL_DC_PCIPM_ENTER_L1_EN_OFFSET 16
#define HIPCIEC_TL_REG_TL_DC_ASPM_ENTER_L1_EN_LEN     1
#define HIPCIEC_TL_REG_TL_DC_ASPM_ENTER_L1_EN_OFFSET  8
#define HIPCIEC_TL_REG_TL_DC_ASPM_ENTER_L0S_EN_LEN    1
#define HIPCIEC_TL_REG_TL_DC_ASPM_ENTER_L0S_EN_OFFSET 0

#define HIPCIEC_TL_REG_PM_PME_STATE_LEN    2
#define HIPCIEC_TL_REG_PM_PME_STATE_OFFSET 5
#define HIPCIEC_TL_REG_TL_PM_STATE_LEN     5
#define HIPCIEC_TL_REG_TL_PM_STATE_OFFSET  0

#define HIPCIEC_TL_REG_TL_UC_PCIPM_ENTER_L2_EN_LEN       1
#define HIPCIEC_TL_REG_TL_UC_PCIPM_ENTER_L2_EN_OFFSET    24
#define HIPCIEC_TL_REG_TL_UC_PCIPM_ENTER_L1_EN_LEN       1
#define HIPCIEC_TL_REG_TL_UC_PCIPM_ENTER_L1_EN_OFFSET    16
#define HIPCIEC_TL_REG_TL_UC_ASPM_ENTER_L1_EN_LEN        1
#define HIPCIEC_TL_REG_TL_UC_ASPM_ENTER_L1_EN_OFFSET     8
#define HIPCIEC_TL_REG_TL_UC_ASPM_ENTER_L1_NAK_EN_LEN    1
#define HIPCIEC_TL_REG_TL_UC_ASPM_ENTER_L1_NAK_EN_OFFSET 0

#define HIPCIEC_TL_REG_TL_ASPM_STOP_LEN      1
#define HIPCIEC_TL_REG_TL_ASPM_STOP_OFFSET   8
#define HIPCIEC_TL_REG_TL_ENTER_L0_EN_LEN    1
#define HIPCIEC_TL_REG_TL_ENTER_L0_EN_OFFSET 0

#define HIPCIEC_TL_REG_TL_PM_PME_TIMEOUT_VALUE_LEN    8
#define HIPCIEC_TL_REG_TL_PM_PME_TIMEOUT_VALUE_OFFSET 24
#define HIPCIEC_TL_REG_TL_PM_TIMEOUT_VALUE_LEN        16
#define HIPCIEC_TL_REG_TL_PM_TIMEOUT_VALUE_OFFSET     8
#define HIPCIEC_TL_REG_TL_PM_TIMEOUT_EN_LEN           1
#define HIPCIEC_TL_REG_TL_PM_TIMEOUT_EN_OFFSET        0

#define HIPCIEC_TL_REG_PFN_BAR0_MASK_0_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR0_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR0_MASK_1_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR0_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR0_MASK_2_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR0_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR0_MASK_3_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR0_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR1_MASK_0_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR1_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR1_MASK_1_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR1_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR1_MASK_2_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR1_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR1_MASK_3_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR1_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR2_MASK_0_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR2_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR2_MASK_1_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR2_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR2_MASK_2_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR2_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR2_MASK_3_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR2_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR3_MASK_0_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR3_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR3_MASK_1_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR3_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR3_MASK_2_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR3_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR3_MASK_3_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR3_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR4_MASK_0_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR4_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR4_MASK_1_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR4_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR4_MASK_2_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR4_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR4_MASK_3_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR4_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR5_MASK_0_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR5_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR5_MASK_1_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR5_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR5_MASK_2_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR5_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR5_MASK_3_LEN    32
#define HIPCIEC_TL_REG_PFN_BAR5_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR0_MASK_0_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR0_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR0_MASK_1_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR0_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR0_MASK_2_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR0_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR0_MASK_3_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR0_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR1_MASK_0_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR1_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR1_MASK_1_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR1_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR1_MASK_2_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR1_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR1_MASK_3_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR1_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR2_MASK_0_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR2_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR2_MASK_1_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR2_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR2_MASK_2_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR2_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR2_MASK_3_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR2_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR3_MASK_0_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR3_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR3_MASK_1_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR3_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR3_MASK_2_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR3_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR3_MASK_3_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR3_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR4_MASK_0_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR4_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR4_MASK_1_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR4_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR4_MASK_2_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR4_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR4_MASK_3_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR4_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR5_MASK_0_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR5_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR5_MASK_1_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR5_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR5_MASK_2_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR5_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR5_MASK_3_LEN    32
#define HIPCIEC_TL_REG_VFN_BAR5_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR_ENABLE_0_LEN    4
#define HIPCIEC_TL_REG_PFN_BAR_ENABLE_0_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR_ENABLE_1_LEN    4
#define HIPCIEC_TL_REG_PFN_BAR_ENABLE_1_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR_ENABLE_2_LEN    4
#define HIPCIEC_TL_REG_PFN_BAR_ENABLE_2_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR_ENABLE_3_LEN    4
#define HIPCIEC_TL_REG_PFN_BAR_ENABLE_3_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR_ENABLE_4_LEN    4
#define HIPCIEC_TL_REG_PFN_BAR_ENABLE_4_OFFSET 0

#define HIPCIEC_TL_REG_PFN_BAR_ENABLE_5_LEN    4
#define HIPCIEC_TL_REG_PFN_BAR_ENABLE_5_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR_ENABLE_0_LEN    4
#define HIPCIEC_TL_REG_VFN_BAR_ENABLE_0_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR_ENABLE_1_LEN    4
#define HIPCIEC_TL_REG_VFN_BAR_ENABLE_1_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR_ENABLE_2_LEN    4
#define HIPCIEC_TL_REG_VFN_BAR_ENABLE_2_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR_ENABLE_3_LEN    4
#define HIPCIEC_TL_REG_VFN_BAR_ENABLE_3_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR_ENABLE_4_LEN    4
#define HIPCIEC_TL_REG_VFN_BAR_ENABLE_4_OFFSET 0

#define HIPCIEC_TL_REG_VFN_BAR_ENABLE_5_LEN    4
#define HIPCIEC_TL_REG_VFN_BAR_ENABLE_5_OFFSET 0

#define HIPCIEC_TL_REG_PFN_ROM_MASK_0_LEN    32
#define HIPCIEC_TL_REG_PFN_ROM_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_PFN_ROM_MASK_1_LEN    32
#define HIPCIEC_TL_REG_PFN_ROM_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_PFN_ROM_MASK_2_LEN    32
#define HIPCIEC_TL_REG_PFN_ROM_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_PFN_ROM_MASK_3_LEN    32
#define HIPCIEC_TL_REG_PFN_ROM_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_PF_ROM_BAR_ENABLE_LEN    4
#define HIPCIEC_TL_REG_PF_ROM_BAR_ENABLE_OFFSET 0

#define HIPCIEC_TL_REG_TL_DVE_FLR_EN_LEN           1
#define HIPCIEC_TL_REG_TL_DVE_FLR_EN_OFFSET        24
#define HIPCIEC_TL_REG_TL_CFGCPL_CRS_RETURN_LEN    1
#define HIPCIEC_TL_REG_TL_CFGCPL_CRS_RETURN_OFFSET 17
#define HIPCIEC_TL_REG_TL_CFGCPL_CRS_EN_LEN        1
#define HIPCIEC_TL_REG_TL_CFGCPL_CRS_EN_OFFSET     16
#define HIPCIEC_TL_REG_TL_CFGCPLD_UR_DIS_LEN       1
#define HIPCIEC_TL_REG_TL_CFGCPLD_UR_DIS_OFFSET    8
#define HIPCIEC_TL_REG_TL_NONFATAL_ADV_LEN         1
#define HIPCIEC_TL_REG_TL_NONFATAL_ADV_OFFSET      0

#define HIPCIEC_TL_REG_TL_PF_SUPPORT_EN_LEN    4
#define HIPCIEC_TL_REG_TL_PF_SUPPORT_EN_OFFSET 0

#define HIPCIEC_TL_REG_TL_PF_SUPPORT_NUM_LEN    3
#define HIPCIEC_TL_REG_TL_PF_SUPPORT_NUM_OFFSET 0

#define HIPCIEC_TL_REG_RPPIO_UNCOR_ERR_TYPE_LEN      2
#define HIPCIEC_TL_REG_RPPIO_UNCOR_ERR_TYPE_OFFSET   10
#define HIPCIEC_TL_REG_RPPIO_SYSTEM_ERR_EN_LEN       2
#define HIPCIEC_TL_REG_RPPIO_SYSTEM_ERR_EN_OFFSET    8
#define HIPCIEC_TL_REG_SYSTEM_ERR_INT_DISABLE_LEN    1
#define HIPCIEC_TL_REG_SYSTEM_ERR_INT_DISABLE_OFFSET 3
#define HIPCIEC_TL_REG_OVERRIDE_SYSTEM_ERR_EN_LEN    3
#define HIPCIEC_TL_REG_OVERRIDE_SYSTEM_ERR_EN_OFFSET 0

#define HIPCIEC_TL_REG_PCIE_30VERSION_SET_LEN    1
#define HIPCIEC_TL_REG_PCIE_30VERSION_SET_OFFSET 5
#define HIPCIEC_TL_REG_TL_CFG_HCK_RW_EN_LEN      1
#define HIPCIEC_TL_REG_TL_CFG_HCK_RW_EN_OFFSET   4
#define HIPCIEC_TL_REG_TL_CFG_HCK_ATTR_EN_LEN    1
#define HIPCIEC_TL_REG_TL_CFG_HCK_ATTR_EN_OFFSET 0

#define HIPCIEC_TL_REG_TL_CFGSPACE_SEL_LEN    32
#define HIPCIEC_TL_REG_TL_CFGSPACE_SEL_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_MASK_0_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_MASK_0_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_0_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_0_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_MASK_1_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_MASK_1_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_1_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_1_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_MASK_2_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_MASK_2_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_2_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_2_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_MASK_3_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_MASK_3_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_3_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_3_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_MASK_4_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_MASK_4_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_4_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_4_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_MASK_5_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_MASK_5_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_5_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_5_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_MASK_6_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_MASK_6_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_6_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_6_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_MASK_7_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_MASK_7_OFFSET 0

#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_7_LEN    32
#define HIPCIEC_TL_REG_CFG_FLR_INT_STATUS_7_OFFSET 0

#define HIPCIEC_TL_REG_PF_CFG_FLR_MASK_LEN    4
#define HIPCIEC_TL_REG_PF_CFG_FLR_MASK_OFFSET 0

#define HIPCIEC_TL_REG_PF_CFG_FLR_INT_STATUS_LEN    4
#define HIPCIEC_TL_REG_PF_CFG_FLR_INT_STATUS_OFFSET 0

#define HIPCIEC_TL_REG_PF_FLR_RST_LEN    4
#define HIPCIEC_TL_REG_PF_FLR_RST_OFFSET 0

#define HIPCIEC_TL_REG_FLR_RST_0_LEN    32
#define HIPCIEC_TL_REG_FLR_RST_0_OFFSET 0

#define HIPCIEC_TL_REG_FLR_RST_1_LEN    32
#define HIPCIEC_TL_REG_FLR_RST_1_OFFSET 0

#define HIPCIEC_TL_REG_FLR_RST_2_LEN    32
#define HIPCIEC_TL_REG_FLR_RST_2_OFFSET 0

#define HIPCIEC_TL_REG_FLR_RST_3_LEN    32
#define HIPCIEC_TL_REG_FLR_RST_3_OFFSET 0

#define HIPCIEC_TL_REG_FLR_RST_4_LEN    32
#define HIPCIEC_TL_REG_FLR_RST_4_OFFSET 0

#define HIPCIEC_TL_REG_FLR_RST_5_LEN    32
#define HIPCIEC_TL_REG_FLR_RST_5_OFFSET 0

#define HIPCIEC_TL_REG_FLR_RST_6_LEN    32
#define HIPCIEC_TL_REG_FLR_RST_6_OFFSET 0

#define HIPCIEC_TL_REG_FLR_RST_7_LEN    32
#define HIPCIEC_TL_REG_FLR_RST_7_OFFSET 0

#define HIPCIEC_TL_REG_TL_ERROR_INT_RVD_LEN            21
#define HIPCIEC_TL_REG_TL_ERROR_INT_RVD_OFFSET         11
#define HIPCIEC_TL_REG_TL_TX_RP_PF_VF_ERR_LEN          1
#define HIPCIEC_TL_REG_TL_TX_RP_PF_VF_ERR_OFFSET       10
#define HIPCIEC_TL_REG_TL_TX_VC1_P_TC_MAP_ERR_LEN      1
#define HIPCIEC_TL_REG_TL_TX_VC1_P_TC_MAP_ERR_OFFSET   9
#define HIPCIEC_TL_REG_TL_TX_VC0_CPL_TC_MAP_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_TX_VC0_CPL_TC_MAP_ERR_OFFSET 8
#define HIPCIEC_TL_REG_TL_TX_VC0_NP_TC_MAP_ERR_LEN     1
#define HIPCIEC_TL_REG_TL_TX_VC0_NP_TC_MAP_ERR_OFFSET  7
#define HIPCIEC_TL_REG_TL_TX_VC0_P_TC_MAP_ERR_LEN      1
#define HIPCIEC_TL_REG_TL_TX_VC0_P_TC_MAP_ERR_OFFSET   6
#define HIPCIEC_TL_REG_TL_TX_BUS_MASTER_EN_ERR_LEN     1
#define HIPCIEC_TL_REG_TL_TX_BUS_MASTER_EN_ERR_OFFSET  5
#define HIPCIEC_TL_REG_TL_RX_PFX_MAL_ERR_LEN           1
#define HIPCIEC_TL_REG_TL_RX_PFX_MAL_ERR_OFFSET        4
#define HIPCIEC_TL_REG_TL_RX_CPL_CREDIT_OVF_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CPL_CREDIT_OVF_OFFSET     3
#define HIPCIEC_TL_REG_TL_RX_AER_ERR_LEN               1
#define HIPCIEC_TL_REG_TL_RX_AER_ERR_OFFSET            2
#define HIPCIEC_TL_REG_TL_ECC_2BIT_ERR_LEN             1
#define HIPCIEC_TL_REG_TL_ECC_2BIT_ERR_OFFSET          1
#define HIPCIEC_TL_REG_TL_ECC_1BIT_ERR_LEN             1
#define HIPCIEC_TL_REG_TL_ECC_1BIT_ERR_OFFSET          0

#define HIPCIEC_TL_REG_TL_NOMAL_INT_RVD_LEN            19
#define HIPCIEC_TL_REG_TL_NOMAL_INT_RVD_OFFSET         13
#define HIPCIEC_TL_REG_TL_PCIPM_UC_RX_PME2ACK_LEN      1
#define HIPCIEC_TL_REG_TL_PCIPM_UC_RX_PME2ACK_OFFSET   12
#define HIPCIEC_TL_REG_TL_CFG_BDF_CHANGE_LEN           1
#define HIPCIEC_TL_REG_TL_CFG_BDF_CHANGE_OFFSET        11
#define HIPCIEC_TL_REG_TL_CFG_VF_OFFLINE_LEN           1
#define HIPCIEC_TL_REG_TL_CFG_VF_OFFLINE_OFFSET        10
#define HIPCIEC_TL_REG_TL_CFG_VF_ONLINE_LEN            1
#define HIPCIEC_TL_REG_TL_CFG_VF_ONLINE_OFFSET         9
#define HIPCIEC_TL_REG_TL_FIRST_CFGWR_READY_LEN        1
#define HIPCIEC_TL_REG_TL_FIRST_CFGWR_READY_OFFSET     8
#define HIPCIEC_TL_REG_TL_PCIPM_DC_READY_L2_INT_LEN    1
#define HIPCIEC_TL_REG_TL_PCIPM_DC_READY_L2_INT_OFFSET 7
#define HIPCIEC_TL_REG_TL_PCIPM_UC_ENTER_L2_INT_LEN    1
#define HIPCIEC_TL_REG_TL_PCIPM_UC_ENTER_L2_INT_OFFSET 6
#define HIPCIEC_TL_REG_TL_PCIPM_DC_ENTER_L2_INT_LEN    1
#define HIPCIEC_TL_REG_TL_PCIPM_DC_ENTER_L2_INT_OFFSET 5
#define HIPCIEC_TL_REG_PME_STATE_CHG_INT_LEN           1
#define HIPCIEC_TL_REG_PME_STATE_CHG_INT_OFFSET        4
#define HIPCIEC_TL_REG_TL_ASPM_UC_ENTER_L1_INT_LEN     1
#define HIPCIEC_TL_REG_TL_ASPM_UC_ENTER_L1_INT_OFFSET  3
#define HIPCIEC_TL_REG_TL_PCIPM_UC_ENTER_L1_INT_LEN    1
#define HIPCIEC_TL_REG_TL_PCIPM_UC_ENTER_L1_INT_OFFSET 2
#define HIPCIEC_TL_REG_TL_PCIPM_DC_ENTER_L1_INT_LEN    1
#define HIPCIEC_TL_REG_TL_PCIPM_DC_ENTER_L1_INT_OFFSET 1
#define HIPCIEC_TL_REG_TL_ASPM_DC_ENTER_L1_INT_LEN     1
#define HIPCIEC_TL_REG_TL_ASPM_DC_ENTER_L1_INT_OFFSET  0

#define HIPCIEC_TL_REG_TL_INT_MASK0_LEN    32
#define HIPCIEC_TL_REG_TL_INT_MASK0_OFFSET 0

#define HIPCIEC_TL_REG_TL_INT_SET0_LEN    32
#define HIPCIEC_TL_REG_TL_INT_SET0_OFFSET 0

#define HIPCIEC_TL_REG_TL_INT_RO0_LEN    32
#define HIPCIEC_TL_REG_TL_INT_RO0_OFFSET 0

#define HIPCIEC_TL_REG_TL_INT_MASK1_LEN    32
#define HIPCIEC_TL_REG_TL_INT_MASK1_OFFSET 0

#define HIPCIEC_TL_REG_TL_INT_SET1_LEN    32
#define HIPCIEC_TL_REG_TL_INT_SET1_OFFSET 0

#define HIPCIEC_TL_REG_TL_INT_RO1_LEN    32
#define HIPCIEC_TL_REG_TL_INT_RO1_OFFSET 0

#define HIPCIEC_TL_REG_TL_FLR_INT_SEL_LEN    1
#define HIPCIEC_TL_REG_TL_FLR_INT_SEL_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_ATOMIC_BLK_CNT_LEN    8
#define HIPCIEC_TL_REG_TL_TX_ATOMIC_BLK_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_PFX_BLK_CNT_LEN    8
#define HIPCIEC_TL_REG_TL_TX_PFX_BLK_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_MRD_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_MRD_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_MWR_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_MWR_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CFGRD_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_CFGRD_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CFGWR_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_CFGWR_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_IORD_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_IORD_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_IOWR_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_IOWR_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_POISON_BLK_CNT_LEN    8
#define HIPCIEC_TL_REG_TL_TX_POISON_BLK_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_MSG_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_MSG_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_UR_CNT_LEN    8
#define HIPCIEC_TL_REG_TL_TX_UR_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_GEN_CPL_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_GEN_CPL_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CPL_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_CPL_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CCIX_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_CCIX_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_ATOMIC_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_ATOMIC_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_P2P_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_P2P_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_FUN_TLP_CNT_LEN    32
#define HIPCIEC_TL_REG_TL_TX_FUN_TLP_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_FUN_PAYLOAD_CNT_LEN    32
#define HIPCIEC_TL_REG_TL_TX_FUN_PAYLOAD_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_FUN_ALL_DW_CNT_LEN    32
#define HIPCIEC_TL_REG_TL_TX_FUN_ALL_DW_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_DW0_LEN    32
#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_DW0_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_DW1_LEN    32
#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_DW1_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_DW2_LEN    32
#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_DW2_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_DW3_LEN    32
#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_DW3_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_MAP_DW0_LEN    32
#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_MAP_DW0_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_MAP_DW1_LEN    32
#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_MAP_DW1_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_MAP_DW2_LEN    32
#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_MAP_DW2_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_MAP_DW3_LEN    32
#define HIPCIEC_TL_REG_TL_TX_CAPTU_FIELD_MAP_DW3_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_ORDER_PASS_LEN         1
#define HIPCIEC_TL_REG_TL_TX_ORDER_PASS_OFFSET      31
#define HIPCIEC_TL_REG_TL_TX_ECRC_INSERT_EN_LEN     1
#define HIPCIEC_TL_REG_TL_TX_ECRC_INSERT_EN_OFFSET  30
#define HIPCIEC_TL_REG_TL_TX_INSERT_CAPTU_EN_LEN    1
#define HIPCIEC_TL_REG_TL_TX_INSERT_CAPTU_EN_OFFSET 29
#define HIPCIEC_TL_REG_TL_TX_HED_CAPTU_EN_LEN       1
#define HIPCIEC_TL_REG_TL_TX_HED_CAPTU_EN_OFFSET    28
#define HIPCIEC_TL_REG_TL_TX_FUN_VF_NUM_LEN         8
#define HIPCIEC_TL_REG_TL_TX_FUN_VF_NUM_OFFSET      20
#define HIPCIEC_TL_REG_TL_TX_DL_BP_EN_LEN           1
#define HIPCIEC_TL_REG_TL_TX_DL_BP_EN_OFFSET        19
#define HIPCIEC_TL_REG_TL_TX_FUN_PF_NUM_LEN         3
#define HIPCIEC_TL_REG_TL_TX_FUN_PF_NUM_OFFSET      16
#define HIPCIEC_TL_REG_TL_TX_FLOW_CNT_TIME_LEN      12
#define HIPCIEC_TL_REG_TL_TX_FLOW_CNT_TIME_OFFSET   4
#define HIPCIEC_TL_REG_TL_TX_FUN_EN_LEN             1
#define HIPCIEC_TL_REG_TL_TX_FUN_EN_OFFSET          3
#define HIPCIEC_TL_REG_TL_TX_NAT_CPL_CNT_EN_LEN     1
#define HIPCIEC_TL_REG_TL_TX_NAT_CPL_CNT_EN_OFFSET  2
#define HIPCIEC_TL_REG_TL_TX_ERR_CNT_EN_LEN         1
#define HIPCIEC_TL_REG_TL_TX_ERR_CNT_EN_OFFSET      1
#define HIPCIEC_TL_REG_TL_TX_FLOW_CNT_EN_LEN        1
#define HIPCIEC_TL_REG_TL_TX_FLOW_CNT_EN_OFFSET     0

#define HIPCIEC_TL_REG_TL_TX_ECRC_INSERT_DONE_LEN    1
#define HIPCIEC_TL_REG_TL_TX_ECRC_INSERT_DONE_OFFSET 3
#define HIPCIEC_TL_REG_TL_TX_CAPTU_HED_DONE_LEN      1
#define HIPCIEC_TL_REG_TL_TX_CAPTU_HED_DONE_OFFSET   2
#define HIPCIEC_TL_REG_TL_TX_INSERT_HED_DONE_LEN     1
#define HIPCIEC_TL_REG_TL_TX_INSERT_HED_DONE_OFFSET  1
#define HIPCIEC_TL_REG_TL_TX_FLOW_CNT_DONE_LEN       1
#define HIPCIEC_TL_REG_TL_TX_FLOW_CNT_DONE_OFFSET    0

#define HIPCIEC_TL_REG_TL_TX_CAPTU_HED_DW0_LEN    32
#define HIPCIEC_TL_REG_TL_TX_CAPTU_HED_DW0_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CAPTU_HED_DW1_LEN    32
#define HIPCIEC_TL_REG_TL_TX_CAPTU_HED_DW1_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CAPTU_HED_DW2_LEN    32
#define HIPCIEC_TL_REG_TL_TX_CAPTU_HED_DW2_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CAPTU_HED_DW3_LEN    32
#define HIPCIEC_TL_REG_TL_TX_CAPTU_HED_DW3_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_DL_BP_CNT_LEN    18
#define HIPCIEC_TL_REG_TL_TX_DL_BP_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TLP_REQ_FINISH_LEN    1
#define HIPCIEC_TL_REG_TLP_REQ_FINISH_OFFSET 8
#define HIPCIEC_TL_REG_TLP_REQ_LEN           1
#define HIPCIEC_TL_REG_TLP_REQ_OFFSET        0

#define HIPCIEC_TL_REG_TLP_HEADER_DW0_LEN    32
#define HIPCIEC_TL_REG_TLP_HEADER_DW0_OFFSET 0

#define HIPCIEC_TL_REG_TLP_HEADER_DW1_LEN    32
#define HIPCIEC_TL_REG_TLP_HEADER_DW1_OFFSET 0

#define HIPCIEC_TL_REG_TLP_HEADER_DW2_LEN    32
#define HIPCIEC_TL_REG_TLP_HEADER_DW2_OFFSET 0

#define HIPCIEC_TL_REG_TLP_HEADER_DW3_LEN    32
#define HIPCIEC_TL_REG_TLP_HEADER_DW3_OFFSET 0

#define HIPCIEC_TL_REG_TLP_VF_NUM_LEN    8
#define HIPCIEC_TL_REG_TLP_VF_NUM_OFFSET 8
#define HIPCIEC_TL_REG_TLP_PF_NUM_LEN    3
#define HIPCIEC_TL_REG_TLP_PF_NUM_OFFSET 0

#define HIPCIEC_TL_REG_TLP_DATA_DW0_LEN    32
#define HIPCIEC_TL_REG_TLP_DATA_DW0_OFFSET 0

#define HIPCIEC_TL_REG_TLP_DATA_DW1_LEN    32
#define HIPCIEC_TL_REG_TLP_DATA_DW1_OFFSET 0

#define HIPCIEC_TL_REG_TLP_DATA_DW2_LEN    32
#define HIPCIEC_TL_REG_TLP_DATA_DW2_OFFSET 0

#define HIPCIEC_TL_REG_TLP_DATA_DW3_LEN    32
#define HIPCIEC_TL_REG_TLP_DATA_DW3_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_PROTECT_FOR_DOWN_LEN    1
#define HIPCIEC_TL_REG_TL_TX_PROTECT_FOR_DOWN_OFFSET 12
#define HIPCIEC_TL_REG_TL_TX_TH_LEN                  10
#define HIPCIEC_TL_REG_TL_TX_TH_OFFSET               0

#define HIPCIEC_TL_REG_TL_TX_ECC_CFG_TYPE_LEN    4
#define HIPCIEC_TL_REG_TL_TX_ECC_CFG_TYPE_OFFSET 28
#define HIPCIEC_TL_REG_TL_TX_ECC_CFG_LEN         3
#define HIPCIEC_TL_REG_TL_TX_ECC_CFG_OFFSET      0

#define HIPCIEC_TL_REG_TL_TX_ECC_1BIT_ERR_ADDR_LEN    10
#define HIPCIEC_TL_REG_TL_TX_ECC_1BIT_ERR_ADDR_OFFSET 4
#define HIPCIEC_TL_REG_TL_TX_ECC_1BIT_ERR_ST_LEN      4
#define HIPCIEC_TL_REG_TL_TX_ECC_1BIT_ERR_ST_OFFSET   0

#define HIPCIEC_TL_REG_TL_TX_ECC_2BIT_ERR_ADDR_LEN    10
#define HIPCIEC_TL_REG_TL_TX_ECC_2BIT_ERR_ADDR_OFFSET 4
#define HIPCIEC_TL_REG_TL_TX_ECC_2BIT_ERR_ST_LEN      4
#define HIPCIEC_TL_REG_TL_TX_ECC_2BIT_ERR_ST_OFFSET   0

#define HIPCIEC_TL_REG_TL_TX_VC0_PD_FC_LEFT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_VC0_PD_FC_LEFT_OFFSET 16
#define HIPCIEC_TL_REG_TL_TX_VC0_PH_FC_LEFT_LEN    12
#define HIPCIEC_TL_REG_TL_TX_VC0_PH_FC_LEFT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_VC0_NPD_FC_LEFT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_VC0_NPD_FC_LEFT_OFFSET 16
#define HIPCIEC_TL_REG_TL_TX_VC0_NPH_FC_LEFT_LEN    12
#define HIPCIEC_TL_REG_TL_TX_VC0_NPH_FC_LEFT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_VC0_CPLD_FC_LEFT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_VC0_CPLD_FC_LEFT_OFFSET 16
#define HIPCIEC_TL_REG_TL_TX_VC0_CPLH_FC_LEFT_LEN    12
#define HIPCIEC_TL_REG_TL_TX_VC0_CPLH_FC_LEFT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_VC1_PD_FC_LEFT_LEN    16
#define HIPCIEC_TL_REG_TL_TX_VC1_PD_FC_LEFT_OFFSET 16
#define HIPCIEC_TL_REG_TL_TX_VC1_PH_FC_LEFT_LEN    12
#define HIPCIEC_TL_REG_TL_TX_VC1_PH_FC_LEFT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_VC1_P_TC_MAPERR_TC_LEN      3
#define HIPCIEC_TL_REG_TL_TX_VC1_P_TC_MAPERR_TC_OFFSET   12
#define HIPCIEC_TL_REG_TL_TX_VC0_CPL_TC_MAPERR_TC_LEN    3
#define HIPCIEC_TL_REG_TL_TX_VC0_CPL_TC_MAPERR_TC_OFFSET 8
#define HIPCIEC_TL_REG_TL_TX_VC0_NP_TC_MAPERR_TC_LEN     3
#define HIPCIEC_TL_REG_TL_TX_VC0_NP_TC_MAPERR_TC_OFFSET  4
#define HIPCIEC_TL_REG_TL_TX_VC0_P_TC_MAPERR_TC_LEN      3
#define HIPCIEC_TL_REG_TL_TX_VC0_P_TC_MAPERR_TC_OFFSET   0

#define HIPCIEC_TL_REG_TL_TX_CFG_ECC_2BIT_ERR_LEN          1
#define HIPCIEC_TL_REG_TL_TX_CFG_ECC_2BIT_ERR_OFFSET       17
#define HIPCIEC_TL_REG_TL_TX_CFG_ECC_1BIT_ERR_LEN          1
#define HIPCIEC_TL_REG_TL_TX_CFG_ECC_1BIT_ERR_OFFSET       16
#define HIPCIEC_TL_REG_TL_TX_CCIX_DATA_ECC_2BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_TX_CCIX_DATA_ECC_2BIT_ERR_OFFSET 15
#define HIPCIEC_TL_REG_TL_TX_CCIX_HED_ECC_2BIT_ERR_LEN     1
#define HIPCIEC_TL_REG_TL_TX_CCIX_HED_ECC_2BIT_ERR_OFFSET  14
#define HIPCIEC_TL_REG_TL_TX_CPL_DATA_ECC_2BIT_ERR_LEN     1
#define HIPCIEC_TL_REG_TL_TX_CPL_DATA_ECC_2BIT_ERR_OFFSET  13
#define HIPCIEC_TL_REG_TL_TX_CPL_HED_ECC_2BIT_ERR_LEN      1
#define HIPCIEC_TL_REG_TL_TX_CPL_HED_ECC_2BIT_ERR_OFFSET   12
#define HIPCIEC_TL_REG_TL_TX_NP_DATA_ECC_2BIT_ERR_LEN      1
#define HIPCIEC_TL_REG_TL_TX_NP_DATA_ECC_2BIT_ERR_OFFSET   11
#define HIPCIEC_TL_REG_TL_TX_NP_HED_ECC_2BIT_ERR_LEN       1
#define HIPCIEC_TL_REG_TL_TX_NP_HED_ECC_2BIT_ERR_OFFSET    10
#define HIPCIEC_TL_REG_TL_TX_P_DATA_ECC_2BIT_ERR_LEN       1
#define HIPCIEC_TL_REG_TL_TX_P_DATA_ECC_2BIT_ERR_OFFSET    9
#define HIPCIEC_TL_REG_TL_TX_P_HED_ECC_2BIT_ERR_LEN        1
#define HIPCIEC_TL_REG_TL_TX_P_HED_ECC_2BIT_ERR_OFFSET     8
#define HIPCIEC_TL_REG_TL_TX_CCIX_DATA_ECC_1BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_TX_CCIX_DATA_ECC_1BIT_ERR_OFFSET 7
#define HIPCIEC_TL_REG_TL_TX_CCIX_HED_ECC_1BIT_ERR_LEN     1
#define HIPCIEC_TL_REG_TL_TX_CCIX_HED_ECC_1BIT_ERR_OFFSET  6
#define HIPCIEC_TL_REG_TL_TX_CPL_DATA_ECC_1BIT_ERR_LEN     1
#define HIPCIEC_TL_REG_TL_TX_CPL_DATA_ECC_1BIT_ERR_OFFSET  5
#define HIPCIEC_TL_REG_TL_TX_CPL_HED_ECC_1BIT_ERR_LEN      1
#define HIPCIEC_TL_REG_TL_TX_CPL_HED_ECC_1BIT_ERR_OFFSET   4
#define HIPCIEC_TL_REG_TL_TX_NP_DATA_ECC_1BIT_ERR_LEN      1
#define HIPCIEC_TL_REG_TL_TX_NP_DATA_ECC_1BIT_ERR_OFFSET   3
#define HIPCIEC_TL_REG_TL_TX_NP_HED_ECC_1BIT_ERR_LEN       1
#define HIPCIEC_TL_REG_TL_TX_NP_HED_ECC_1BIT_ERR_OFFSET    2
#define HIPCIEC_TL_REG_TL_TX_P_DATA_ECC_1BIT_ERR_LEN       1
#define HIPCIEC_TL_REG_TL_TX_P_DATA_ECC_1BIT_ERR_OFFSET    1
#define HIPCIEC_TL_REG_TL_TX_P_HED_ECC_1BIT_ERR_LEN        1
#define HIPCIEC_TL_REG_TL_TX_P_HED_ECC_1BIT_ERR_OFFSET     0

#define HIPCIEC_TL_REG_TL_TX_ECC_1BIT_ERR_CNT_LEN    8
#define HIPCIEC_TL_REG_TL_TX_ECC_1BIT_ERR_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_ECC_2BIT_ERR_CNT_LEN    8
#define HIPCIEC_TL_REG_TL_TX_ECC_2BIT_ERR_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_RR_SCHE_MASK_LEN     1
#define HIPCIEC_TL_REG_TL_TX_RR_SCHE_MASK_OFFSET  1
#define HIPCIEC_TL_REG_TL_TX_CCIX_VC_SP_EN_LEN    1
#define HIPCIEC_TL_REG_TL_TX_CCIX_VC_SP_EN_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_CFG_CPL_FIFO_FULL_LEN    1
#define HIPCIEC_TL_REG_TL_TX_CFG_CPL_FIFO_FULL_OFFSET 16
#define HIPCIEC_TL_REG_TL_TX_TLP1_FIFO_FULL_LEN       1
#define HIPCIEC_TL_REG_TL_TX_TLP1_FIFO_FULL_OFFSET    15
#define HIPCIEC_TL_REG_TL_TX_TLP0_FIFO_FULL_LEN       1
#define HIPCIEC_TL_REG_TL_TX_TLP0_FIFO_FULL_OFFSET    14
#define HIPCIEC_TL_REG_TL_TX_P_FIFO_FULL_LEN          1
#define HIPCIEC_TL_REG_TL_TX_P_FIFO_FULL_OFFSET       13
#define HIPCIEC_TL_REG_TL_TX_NP_FIFO_FULL_LEN         1
#define HIPCIEC_TL_REG_TL_TX_NP_FIFO_FULL_OFFSET      12
#define HIPCIEC_TL_REG_TL_TX_CPL_FIFO_FULL_LEN        1
#define HIPCIEC_TL_REG_TL_TX_CPL_FIFO_FULL_OFFSET     11
#define HIPCIEC_TL_REG_TL_TX_CCIX_FIFO_FULL_LEN       1
#define HIPCIEC_TL_REG_TL_TX_CCIX_FIFO_FULL_OFFSET    10
#define HIPCIEC_TL_REG_TL_TX_CFG_FIFO_FULL_LEN        1
#define HIPCIEC_TL_REG_TL_TX_CFG_FIFO_FULL_OFFSET     9
#define HIPCIEC_TL_REG_TL_TX_CFG_CPL_FIFO_EMP_LEN     1
#define HIPCIEC_TL_REG_TL_TX_CFG_CPL_FIFO_EMP_OFFSET  8
#define HIPCIEC_TL_REG_TL_TX_TLP1_FIFO_EMP_LEN        1
#define HIPCIEC_TL_REG_TL_TX_TLP1_FIFO_EMP_OFFSET     7
#define HIPCIEC_TL_REG_TL_TX_TLP0_FIFO_EMP_LEN        1
#define HIPCIEC_TL_REG_TL_TX_TLP0_FIFO_EMP_OFFSET     6
#define HIPCIEC_TL_REG_TL_TX_CTRL_IRS_EMP_LEN         1
#define HIPCIEC_TL_REG_TL_TX_CTRL_IRS_EMP_OFFSET      5
#define HIPCIEC_TL_REG_TL_TX_P_FIFO_EMPT_LEN          1
#define HIPCIEC_TL_REG_TL_TX_P_FIFO_EMPT_OFFSET       4
#define HIPCIEC_TL_REG_TL_TX_NP_FIFO_EMPT_LEN         1
#define HIPCIEC_TL_REG_TL_TX_NP_FIFO_EMPT_OFFSET      3
#define HIPCIEC_TL_REG_TL_TX_CPL_FIFO_EMPT_LEN        1
#define HIPCIEC_TL_REG_TL_TX_CPL_FIFO_EMPT_OFFSET     2
#define HIPCIEC_TL_REG_TL_TX_CCIX_FIFO_EMPT_LEN       1
#define HIPCIEC_TL_REG_TL_TX_CCIX_FIFO_EMPT_OFFSET    1
#define HIPCIEC_TL_REG_TL_TX_CFG_FIFO_EMPT_LEN        1
#define HIPCIEC_TL_REG_TL_TX_CFG_FIFO_EMPT_OFFSET     0

#define HIPCIEC_TL_REG_TL_TX_CFG_FIFO_CNT_LEN    8
#define HIPCIEC_TL_REG_TL_TX_CFG_FIFO_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_TX_ECRC_ERR_CNT_LEN    6
#define HIPCIEC_TL_REG_TL_TX_ECRC_ERR_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_VC0_PD_CREDIT_LEFT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_VC0_PD_CREDIT_LEFT_OFFSET 16
#define HIPCIEC_TL_REG_TL_RX_VC0_PH_CREDIT_LEFT_LEN    12
#define HIPCIEC_TL_REG_TL_RX_VC0_PH_CREDIT_LEFT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_VC0_NPD_CREDIT_LEFT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_VC0_NPD_CREDIT_LEFT_OFFSET 16
#define HIPCIEC_TL_REG_TL_RX_VC0_NPH_CREDIT_LEFT_LEN    12
#define HIPCIEC_TL_REG_TL_RX_VC0_NPH_CREDIT_LEFT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_VC0_CPLD_CREDIT_LEFT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_VC0_CPLD_CREDIT_LEFT_OFFSET 16
#define HIPCIEC_TL_REG_TL_RX_VC0_CPLH_CREDIT_LEFT_LEN    12
#define HIPCIEC_TL_REG_TL_RX_VC0_CPLH_CREDIT_LEFT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_VC1_PD_CREDIT_LEFT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_VC1_PD_CREDIT_LEFT_OFFSET 16
#define HIPCIEC_TL_REG_TL_RX_VC1_PH_CREDIT_LEFT_LEN    12
#define HIPCIEC_TL_REG_TL_RX_VC1_PH_CREDIT_LEFT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_CCIX_PD1_FIFO_FULL_LEN     1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD1_FIFO_FULL_OFFSET  31
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD1_FIFO_EMPTY_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD1_FIFO_EMPTY_OFFSET 30
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD0_FIFO_FULL_LEN     1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD0_FIFO_FULL_OFFSET  29
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD0_FIFO_EMPTY_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD0_FIFO_EMPTY_OFFSET 28
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH1_FIFO_FULL_LEN     1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH1_FIFO_FULL_OFFSET  27
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH1_FIFO_EMPTY_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH1_FIFO_EMPTY_OFFSET 26
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH0_FIFO_FULL_LEN     1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH0_FIFO_FULL_OFFSET  25
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH0_FIFO_EMPTY_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH0_FIFO_EMPTY_OFFSET 24
#define HIPCIEC_TL_REG_TL_RX_CPLD1_FIFO_FULL_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CPLD1_FIFO_FULL_OFFSET     23
#define HIPCIEC_TL_REG_TL_RX_CPLD1_FIFO_EMPTY_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CPLD1_FIFO_EMPTY_OFFSET    22
#define HIPCIEC_TL_REG_TL_RX_CPLD0_FIFO_FULL_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CPLD0_FIFO_FULL_OFFSET     21
#define HIPCIEC_TL_REG_TL_RX_CPLD0_FIFO_EMPTY_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CPLD0_FIFO_EMPTY_OFFSET    20
#define HIPCIEC_TL_REG_TL_RX_CPLH1_FIFO_FULL_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CPLH1_FIFO_FULL_OFFSET     19
#define HIPCIEC_TL_REG_TL_RX_CPLH1_FIFO_EMPTY_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CPLH1_FIFO_EMPTY_OFFSET    18
#define HIPCIEC_TL_REG_TL_RX_CPLH0_FIFO_FULL_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CPLH0_FIFO_FULL_OFFSET     17
#define HIPCIEC_TL_REG_TL_RX_CPLH0_FIFO_EMPTY_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CPLH0_FIFO_EMPTY_OFFSET    16
#define HIPCIEC_TL_REG_TL_RX_NPD1_FIFO_FULL_LEN         1
#define HIPCIEC_TL_REG_TL_RX_NPD1_FIFO_FULL_OFFSET      15
#define HIPCIEC_TL_REG_TL_RX_NPD1_FIFO_EMPTY_LEN        1
#define HIPCIEC_TL_REG_TL_RX_NPD1_FIFO_EMPTY_OFFSET     14
#define HIPCIEC_TL_REG_TL_RX_NPD0_FIFO_FULL_LEN         1
#define HIPCIEC_TL_REG_TL_RX_NPD0_FIFO_FULL_OFFSET      13
#define HIPCIEC_TL_REG_TL_RX_NPD0_FIFO_EMPTY_LEN        1
#define HIPCIEC_TL_REG_TL_RX_NPD0_FIFO_EMPTY_OFFSET     12
#define HIPCIEC_TL_REG_TL_RX_NPH1_FIFO_FULL_LEN         1
#define HIPCIEC_TL_REG_TL_RX_NPH1_FIFO_FULL_OFFSET      11
#define HIPCIEC_TL_REG_TL_RX_NPH1_FIFO_EMPTY_LEN        1
#define HIPCIEC_TL_REG_TL_RX_NPH1_FIFO_EMPTY_OFFSET     10
#define HIPCIEC_TL_REG_TL_RX_NPH0_FIFO_FULL_LEN         1
#define HIPCIEC_TL_REG_TL_RX_NPH0_FIFO_FULL_OFFSET      9
#define HIPCIEC_TL_REG_TL_RX_NPH0_FIFO_EMPTY_LEN        1
#define HIPCIEC_TL_REG_TL_RX_NPH0_FIFO_EMPTY_OFFSET     8
#define HIPCIEC_TL_REG_TL_RX_PD1_FIFO_FULL_LEN          1
#define HIPCIEC_TL_REG_TL_RX_PD1_FIFO_FULL_OFFSET       7
#define HIPCIEC_TL_REG_TL_RX_PD1_FIFO_EMPTY_LEN         1
#define HIPCIEC_TL_REG_TL_RX_PD1_FIFO_EMPTY_OFFSET      6
#define HIPCIEC_TL_REG_TL_RX_PD0_FIFO_FULL_LEN          1
#define HIPCIEC_TL_REG_TL_RX_PD0_FIFO_FULL_OFFSET       5
#define HIPCIEC_TL_REG_TL_RX_PD0_FIFO_EMPTY_LEN         1
#define HIPCIEC_TL_REG_TL_RX_PD0_FIFO_EMPTY_OFFSET      4
#define HIPCIEC_TL_REG_TL_RX_PH1_FIFO_FULL_LEN          1
#define HIPCIEC_TL_REG_TL_RX_PH1_FIFO_FULL_OFFSET       3
#define HIPCIEC_TL_REG_TL_RX_PH1_FIFO_EMPTY_LEN         1
#define HIPCIEC_TL_REG_TL_RX_PH1_FIFO_EMPTY_OFFSET      2
#define HIPCIEC_TL_REG_TL_RX_PH0_FIFO_FULL_LEN          1
#define HIPCIEC_TL_REG_TL_RX_PH0_FIFO_FULL_OFFSET       1
#define HIPCIEC_TL_REG_TL_RX_PH0_FIFO_EMPTY_LEN         1
#define HIPCIEC_TL_REG_TL_RX_PH0_FIFO_EMPTY_OFFSET      0

#define HIPCIEC_TL_REG_TL_PD_VC0_CDT_LEN    16
#define HIPCIEC_TL_REG_TL_PD_VC0_CDT_OFFSET 16
#define HIPCIEC_TL_REG_TL_PH_VC0_CDT_LEN    12
#define HIPCIEC_TL_REG_TL_PH_VC0_CDT_OFFSET 0

#define HIPCIEC_TL_REG_TL_NPD_VC0_CDT_LEN    16
#define HIPCIEC_TL_REG_TL_NPD_VC0_CDT_OFFSET 16
#define HIPCIEC_TL_REG_TL_NPH_VC0_CDT_LEN    12
#define HIPCIEC_TL_REG_TL_NPH_VC0_CDT_OFFSET 0

#define HIPCIEC_TL_REG_TL_CPLD_VC0_CDT_LEN    16
#define HIPCIEC_TL_REG_TL_CPLD_VC0_CDT_OFFSET 16
#define HIPCIEC_TL_REG_TL_CPLH_VC0_CDT_LEN    12
#define HIPCIEC_TL_REG_TL_CPLH_VC0_CDT_OFFSET 0

#define HIPCIEC_TL_REG_TL_CDT_INI_UP_LEN    1
#define HIPCIEC_TL_REG_TL_CDT_INI_UP_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_ERR_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_ERR_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_NULL_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_NULL_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_UR_CPL_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_UR_CPL_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_TOTAL_TLP_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_TOTAL_TLP_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_TOTAL_TR_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_TOTAL_TR_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_DROP_TLP_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_DROP_TLP_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_P_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_P_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_NP_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_NP_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_CPL_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_CPL_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_ERRCPL_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_ERRCPL_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_CCIX_CNT_LEN    16
#define HIPCIEC_TL_REG_TL_RX_CCIX_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_PL_CNT_EN_LEN     1
#define HIPCIEC_TL_REG_TL_RX_PL_CNT_EN_OFFSET  1
#define HIPCIEC_TL_REG_TL_RX_PL_CNT_VLD_LEN    1
#define HIPCIEC_TL_REG_TL_RX_PL_CNT_VLD_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_MWR_PL_CNT_LEN    32
#define HIPCIEC_TL_REG_TL_RX_MWR_PL_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_CPL_PL_CNT_LEN    32
#define HIPCIEC_TL_REG_TL_RX_CPL_PL_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_TRACE_HIT_STS_LEN    1
#define HIPCIEC_TL_REG_TL_RX_TRACE_HIT_STS_OFFSET 21
#define HIPCIEC_TL_REG_TL_RX_CMP_T9_EN_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_T9_EN_OFFSET     20
#define HIPCIEC_TL_REG_TL_RX_CMP_T8_EN_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_T8_EN_OFFSET     19
#define HIPCIEC_TL_REG_TL_RX_CMP_LN_EN_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_LN_EN_OFFSET     18
#define HIPCIEC_TL_REG_TL_RX_DW3_EN_LEN           1
#define HIPCIEC_TL_REG_TL_RX_DW3_EN_OFFSET        17
#define HIPCIEC_TL_REG_TL_RX_DW2WORD0_EN_LEN      1
#define HIPCIEC_TL_REG_TL_RX_DW2WORD0_EN_OFFSET   16
#define HIPCIEC_TL_REG_TL_RX_DW2BYTE2_EN_LEN      1
#define HIPCIEC_TL_REG_TL_RX_DW2BYTE2_EN_OFFSET   15
#define HIPCIEC_TL_REG_TL_RX_DW2BYTE3_EN_LEN      1
#define HIPCIEC_TL_REG_TL_RX_DW2BYTE3_EN_OFFSET   14
#define HIPCIEC_TL_REG_TL_RX_DW1WORD0_EN_LEN      1
#define HIPCIEC_TL_REG_TL_RX_DW1WORD0_EN_OFFSET   13
#define HIPCIEC_TL_REG_TL_RX_DW1BYTE2_EN_LEN      1
#define HIPCIEC_TL_REG_TL_RX_DW1BYTE2_EN_OFFSET   12
#define HIPCIEC_TL_REG_TL_RX_DW1BYTE3_EN_LEN      1
#define HIPCIEC_TL_REG_TL_RX_DW1BYTE3_EN_OFFSET   11
#define HIPCIEC_TL_REG_TL_RX_CMP_FMT_EN_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CMP_FMT_EN_OFFSET    10
#define HIPCIEC_TL_REG_TL_RX_CMP_TYPE_EN_LEN      1
#define HIPCIEC_TL_REG_TL_RX_CMP_TYPE_EN_OFFSET   9
#define HIPCIEC_TL_REG_TL_RX_CMP_TC_EN_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_TC_EN_OFFSET     8
#define HIPCIEC_TL_REG_TL_RX_CMP_IDO_EN_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CMP_IDO_EN_OFFSET    7
#define HIPCIEC_TL_REG_TL_RX_CMP_TH_EN_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_TH_EN_OFFSET     6
#define HIPCIEC_TL_REG_TL_RX_CMP_TD_EN_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_TD_EN_OFFSET     5
#define HIPCIEC_TL_REG_TL_RX_CMP_EP_EN_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_EP_EN_OFFSET     4
#define HIPCIEC_TL_REG_TL_RX_CMP_RO_EN_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_RO_EN_OFFSET     3
#define HIPCIEC_TL_REG_TL_RX_CMP_NS_EN_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_NS_EN_OFFSET     2
#define HIPCIEC_TL_REG_TL_RX_CMP_AT_EN_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_AT_EN_OFFSET     1
#define HIPCIEC_TL_REG_TL_RX_CMP_LENGTH_EN_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CMP_LENGTH_EN_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_CMP_FMT_LEN       3
#define HIPCIEC_TL_REG_TL_RX_CMP_FMT_OFFSET    29
#define HIPCIEC_TL_REG_TL_RX_CMP_TYPE_LEN      5
#define HIPCIEC_TL_REG_TL_RX_CMP_TYPE_OFFSET   24
#define HIPCIEC_TL_REG_TL_RX_CMP_T9_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_T9_OFFSET     23
#define HIPCIEC_TL_REG_TL_RX_CMP_TC_LEN        3
#define HIPCIEC_TL_REG_TL_RX_CMP_TC_OFFSET     20
#define HIPCIEC_TL_REG_TL_RX_CMP_T8_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_T8_OFFSET     19
#define HIPCIEC_TL_REG_TL_RX_CMP_IDO_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CMP_IDO_OFFSET    18
#define HIPCIEC_TL_REG_TL_RX_CMP_LN_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_LN_OFFSET     17
#define HIPCIEC_TL_REG_TL_RX_CMP_TH_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_TH_OFFSET     16
#define HIPCIEC_TL_REG_TL_RX_CMP_TD_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_TD_OFFSET     15
#define HIPCIEC_TL_REG_TL_RX_CMP_EP_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_EP_OFFSET     14
#define HIPCIEC_TL_REG_TL_RX_CMP_RO_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_RO_OFFSET     13
#define HIPCIEC_TL_REG_TL_RX_CMP_NS_LEN        1
#define HIPCIEC_TL_REG_TL_RX_CMP_NS_OFFSET     12
#define HIPCIEC_TL_REG_TL_RX_CMP_AT_LEN        2
#define HIPCIEC_TL_REG_TL_RX_CMP_AT_OFFSET     10
#define HIPCIEC_TL_REG_TL_RX_CMP_LENGTH_LEN    10
#define HIPCIEC_TL_REG_TL_RX_CMP_LENGTH_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_DW1WORD0_LEN    16
#define HIPCIEC_TL_REG_TL_RX_DW1WORD0_OFFSET 16
#define HIPCIEC_TL_REG_TL_RX_DW1BYTE2_LEN    8
#define HIPCIEC_TL_REG_TL_RX_DW1BYTE2_OFFSET 8
#define HIPCIEC_TL_REG_TL_RX_DW1BYTE3_LEN    8
#define HIPCIEC_TL_REG_TL_RX_DW1BYTE3_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_DW2WORD0_LEN    16
#define HIPCIEC_TL_REG_TL_RX_DW2WORD0_OFFSET 16
#define HIPCIEC_TL_REG_TL_RX_DW2BYTE2_LEN    8
#define HIPCIEC_TL_REG_TL_RX_DW2BYTE2_OFFSET 8
#define HIPCIEC_TL_REG_TL_RX_DW2BYTE3_LEN    8
#define HIPCIEC_TL_REG_TL_RX_DW2BYTE3_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_DW3_LEN    32
#define HIPCIEC_TL_REG_TL_RX_DW3_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_HEADER_DW0_LEN    32
#define HIPCIEC_TL_REG_TL_RX_HEADER_DW0_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_HEADER_DW1_LEN    32
#define HIPCIEC_TL_REG_TL_RX_HEADER_DW1_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_HEADER_DW2_LEN    32
#define HIPCIEC_TL_REG_TL_RX_HEADER_DW2_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_HEADER_DW3_LEN    32
#define HIPCIEC_TL_REG_TL_RX_HEADER_DW3_OFFSET 0

#define HIPCIEC_TL_REG_TL_PD_VC0_CDT_DF_LEN    16
#define HIPCIEC_TL_REG_TL_PD_VC0_CDT_DF_OFFSET 16
#define HIPCIEC_TL_REG_TL_PH_VC0_SCALE_LEN     2
#define HIPCIEC_TL_REG_TL_PH_VC0_SCALE_OFFSET  14
#define HIPCIEC_TL_REG_TL_PD_VC0_SCALE_LEN     2
#define HIPCIEC_TL_REG_TL_PD_VC0_SCALE_OFFSET  12
#define HIPCIEC_TL_REG_TL_PH_VC0_CDT_DF_LEN    12
#define HIPCIEC_TL_REG_TL_PH_VC0_CDT_DF_OFFSET 0

#define HIPCIEC_TL_REG_TL_NPD_VC0_CDT_DF_LEN    16
#define HIPCIEC_TL_REG_TL_NPD_VC0_CDT_DF_OFFSET 16
#define HIPCIEC_TL_REG_TL_NPH_VC0_SCALE_LEN     2
#define HIPCIEC_TL_REG_TL_NPH_VC0_SCALE_OFFSET  14
#define HIPCIEC_TL_REG_TL_NPD_VC0_SCALE_LEN     2
#define HIPCIEC_TL_REG_TL_NPD_VC0_SCALE_OFFSET  12
#define HIPCIEC_TL_REG_TL_NPH_VC0_CDT_DF_LEN    12
#define HIPCIEC_TL_REG_TL_NPH_VC0_CDT_DF_OFFSET 0

#define HIPCIEC_TL_REG_TL_CPLD_VC0_CDT_DF_LEN    16
#define HIPCIEC_TL_REG_TL_CPLD_VC0_CDT_DF_OFFSET 16
#define HIPCIEC_TL_REG_TL_CPLH_VC0_SCALE_LEN     2
#define HIPCIEC_TL_REG_TL_CPLH_VC0_SCALE_OFFSET  14
#define HIPCIEC_TL_REG_TL_CPLD_VC0_SCALE_LEN     2
#define HIPCIEC_TL_REG_TL_CPLD_VC0_SCALE_OFFSET  12
#define HIPCIEC_TL_REG_TL_CPLH_VC0_CDT_DF_LEN    12
#define HIPCIEC_TL_REG_TL_CPLH_VC0_CDT_DF_OFFSET 0

#define HIPCIEC_TL_REG_TL_CPL_CDT_INFI_EN_LEN    1
#define HIPCIEC_TL_REG_TL_CPL_CDT_INFI_EN_OFFSET 8
#define HIPCIEC_TL_REG_TL_CDT_INI_UP_DF_LEN      1
#define HIPCIEC_TL_REG_TL_CDT_INI_UP_DF_OFFSET   0

#define HIPCIEC_TL_REG_TL_RX_CPL_TO_AP_HDK_LEN            1
#define HIPCIEC_TL_REG_TL_RX_CPL_TO_AP_HDK_OFFSET         28
#define HIPCIEC_TL_REG_TL_RX_UR_CPL_HDK_LEN               1
#define HIPCIEC_TL_REG_TL_RX_UR_CPL_HDK_OFFSET            27
#define HIPCIEC_TL_REG_TL_RX_ERR_MSG_HDK_LEN              1
#define HIPCIEC_TL_REG_TL_RX_ERR_MSG_HDK_OFFSET           26
#define HIPCIEC_TL_REG_TL_RX_ASYN_CCIX_FIFO_HDK_LEN       1
#define HIPCIEC_TL_REG_TL_RX_ASYN_CCIX_FIFO_HDK_OFFSET    25
#define HIPCIEC_TL_REG_TL_RX_ASYN_CPL_FIFO_HDK_LEN        1
#define HIPCIEC_TL_REG_TL_RX_ASYN_CPL_FIFO_HDK_OFFSET     24
#define HIPCIEC_TL_REG_TL_RX_ASYN_NP_FIFO_HDK_LEN         1
#define HIPCIEC_TL_REG_TL_RX_ASYN_NP_FIFO_HDK_OFFSET      23
#define HIPCIEC_TL_REG_TL_RX_ASYN_P_FIFO_HDK_LEN          1
#define HIPCIEC_TL_REG_TL_RX_ASYN_P_FIFO_HDK_OFFSET       22
#define HIPCIEC_TL_REG_TL_RX_CCIX_BUFFER_HDK_LEN          1
#define HIPCIEC_TL_REG_TL_RX_CCIX_BUFFER_HDK_OFFSET       21
#define HIPCIEC_TL_REG_TL_RX_CPL_BUFFER_HDK_LEN           1
#define HIPCIEC_TL_REG_TL_RX_CPL_BUFFER_HDK_OFFSET        20
#define HIPCIEC_TL_REG_TL_RX_NP_BUFFER_HDK_LEN            1
#define HIPCIEC_TL_REG_TL_RX_NP_BUFFER_HDK_OFFSET         19
#define HIPCIEC_TL_REG_TL_RX_P_BUFFER_HDK_LEN             1
#define HIPCIEC_TL_REG_TL_RX_P_BUFFER_HDK_OFFSET          18
#define HIPCIEC_TL_REG_TL_RX_UR_CPL_FIFO_FULL_LEN         1
#define HIPCIEC_TL_REG_TL_RX_UR_CPL_FIFO_FULL_OFFSET      17
#define HIPCIEC_TL_REG_TL_RX_UR_CPL_FIFO_EMPTY_LEN        1
#define HIPCIEC_TL_REG_TL_RX_UR_CPL_FIFO_EMPTY_OFFSET     16
#define HIPCIEC_TL_REG_TL_RX_STONE_END1_FIFO_FULL_LEN     1
#define HIPCIEC_TL_REG_TL_RX_STONE_END1_FIFO_FULL_OFFSET  15
#define HIPCIEC_TL_REG_TL_RX_STONE_END1_FIFO_EMPTY_LEN    1
#define HIPCIEC_TL_REG_TL_RX_STONE_END1_FIFO_EMPTY_OFFSET 14
#define HIPCIEC_TL_REG_TL_RX_STONE_END0_FIFO_FULL_LEN     1
#define HIPCIEC_TL_REG_TL_RX_STONE_END0_FIFO_FULL_OFFSET  13
#define HIPCIEC_TL_REG_TL_RX_STONE_END0_FIFO_EMPTY_LEN    1
#define HIPCIEC_TL_REG_TL_RX_STONE_END0_FIFO_EMPTY_OFFSET 12
#define HIPCIEC_TL_REG_TL_RX_STONE_TLP1_FIFO_FULL_LEN     1
#define HIPCIEC_TL_REG_TL_RX_STONE_TLP1_FIFO_FULL_OFFSET  11
#define HIPCIEC_TL_REG_TL_RX_STONE_TLP1_FIFO_EMPTY_LEN    1
#define HIPCIEC_TL_REG_TL_RX_STONE_TLP1_FIFO_EMPTY_OFFSET 10
#define HIPCIEC_TL_REG_TL_RX_STONE_TLP0_FIFO_FULL_LEN     1
#define HIPCIEC_TL_REG_TL_RX_STONE_TLP0_FIFO_FULL_OFFSET  9
#define HIPCIEC_TL_REG_TL_RX_STONE_TLP0_FIFO_EMPTY_LEN    1
#define HIPCIEC_TL_REG_TL_RX_STONE_TLP0_FIFO_EMPTY_OFFSET 8
#define HIPCIEC_TL_REG_TL_RX_ASYN_CCIX_FIFO_FULL_LEN      1
#define HIPCIEC_TL_REG_TL_RX_ASYN_CCIX_FIFO_FULL_OFFSET   7
#define HIPCIEC_TL_REG_TL_RX_ASYN_CCIX_FIFO_EMPTY_LEN     1
#define HIPCIEC_TL_REG_TL_RX_ASYN_CCIX_FIFO_EMPTY_OFFSET  6
#define HIPCIEC_TL_REG_TL_RX_ASYN_CPL_FIFO_FULL_LEN       1
#define HIPCIEC_TL_REG_TL_RX_ASYN_CPL_FIFO_FULL_OFFSET    5
#define HIPCIEC_TL_REG_TL_RX_ASYN_CPL_FIFO_EMPTY_LEN      1
#define HIPCIEC_TL_REG_TL_RX_ASYN_CPL_FIFO_EMPTY_OFFSET   4
#define HIPCIEC_TL_REG_TL_RX_ASYN_NP_FIFO_FULL_LEN        1
#define HIPCIEC_TL_REG_TL_RX_ASYN_NP_FIFO_FULL_OFFSET     3
#define HIPCIEC_TL_REG_TL_RX_ASYN_NP_FIFO_EMPTY_LEN       1
#define HIPCIEC_TL_REG_TL_RX_ASYN_NP_FIFO_EMPTY_OFFSET    2
#define HIPCIEC_TL_REG_TL_RX_ASYN_P_FIFO_FULL_LEN         1
#define HIPCIEC_TL_REG_TL_RX_ASYN_P_FIFO_FULL_OFFSET      1
#define HIPCIEC_TL_REG_TL_RX_ASYN_P_FIFO_EMPTY_LEN        1
#define HIPCIEC_TL_REG_TL_RX_ASYN_P_FIFO_EMPTY_OFFSET     0

#define HIPCIEC_TL_REG_TL_RX_EXT_STONE0_ECC1BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_RX_EXT_STONE0_ECC1BIT_ERR_OFFSET 14
#define HIPCIEC_TL_REG_TL_RX_EXT_STONE0_ECC2BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_RX_EXT_STONE0_ECC2BIT_ERR_OFFSET 13
#define HIPCIEC_TL_REG_TL_RX_EXT_STONE1_ECC1BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_RX_EXT_STONE1_ECC1BIT_ERR_OFFSET 12
#define HIPCIEC_TL_REG_TL_RX_EXT_STONE1_ECC2BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_RX_EXT_STONE1_ECC2BIT_ERR_OFFSET 11
#define HIPCIEC_TL_REG_TL_RX_LEN_LONG_ERR_LEN              1
#define HIPCIEC_TL_REG_TL_RX_LEN_LONG_ERR_OFFSET           10
#define HIPCIEC_TL_REG_TL_RX_LEN_SHORT_ERR_LEN             1
#define HIPCIEC_TL_REG_TL_RX_LEN_SHORT_ERR_OFFSET          9
#define HIPCIEC_TL_REG_TL_RX_CA_CPL_LEN                    1
#define HIPCIEC_TL_REG_TL_RX_CA_CPL_OFFSET                 8
#define HIPCIEC_TL_REG_TL_RX_CRS_CPL_LEN                   1
#define HIPCIEC_TL_REG_TL_RX_CRS_CPL_OFFSET                7
#define HIPCIEC_TL_REG_TL_RX_UR_CPL_LEN                    1
#define HIPCIEC_TL_REG_TL_RX_UR_CPL_OFFSET                 6
#define HIPCIEC_TL_REG_TL_RX_OVF_ERR_LEN                   1
#define HIPCIEC_TL_REG_TL_RX_OVF_ERR_OFFSET                5
#define HIPCIEC_TL_REG_TL_RX_UC_ERR_LEN                    1
#define HIPCIEC_TL_REG_TL_RX_UC_ERR_OFFSET                 4
#define HIPCIEC_TL_REG_TL_RX_UR_ERR_LEN                    1
#define HIPCIEC_TL_REG_TL_RX_UR_ERR_OFFSET                 3
#define HIPCIEC_TL_REG_TL_RX_MAL_ERR_LEN                   1
#define HIPCIEC_TL_REG_TL_RX_MAL_ERR_OFFSET                2
#define HIPCIEC_TL_REG_TL_RX_ECRC_ERR_LEN                  1
#define HIPCIEC_TL_REG_TL_RX_ECRC_ERR_OFFSET               1
#define HIPCIEC_TL_REG_TL_RX_EP_ERR_LEN                    1
#define HIPCIEC_TL_REG_TL_RX_EP_ERR_OFFSET                 0

#define HIPCIEC_TL_REG_TL_RX_CCIX_PD1_ECC_2BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD1_ECC_2BIT_ERR_OFFSET 31
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD1_ECC_1BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD1_ECC_1BIT_ERR_OFFSET 30
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD0_ECC_2BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD0_ECC_2BIT_ERR_OFFSET 29
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD0_ECC_1BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PD0_ECC_1BIT_ERR_OFFSET 28
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH1_ECC_2BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH1_ECC_2BIT_ERR_OFFSET 27
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH1_ECC_1BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH1_ECC_1BIT_ERR_OFFSET 26
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH0_ECC_2BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH0_ECC_2BIT_ERR_OFFSET 25
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH0_ECC_1BIT_ERR_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_PH0_ECC_1BIT_ERR_OFFSET 24
#define HIPCIEC_TL_REG_TL_RX_CPLD1_ECC_2BIT_ERR_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CPLD1_ECC_2BIT_ERR_OFFSET    23
#define HIPCIEC_TL_REG_TL_RX_CPLD1_ECC_1BIT_ERR_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CPLD1_ECC_1BIT_ERR_OFFSET    22
#define HIPCIEC_TL_REG_TL_RX_CPLD0_ECC_2BIT_ERR_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CPLD0_ECC_2BIT_ERR_OFFSET    21
#define HIPCIEC_TL_REG_TL_RX_CPLD0_ECC_1BIT_ERR_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CPLD0_ECC_1BIT_ERR_OFFSET    20
#define HIPCIEC_TL_REG_TL_RX_CPLH1_ECC_2BIT_ERR_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CPLH1_ECC_2BIT_ERR_OFFSET    19
#define HIPCIEC_TL_REG_TL_RX_CPLH1_ECC_1BIT_ERR_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CPLH1_ECC_1BIT_ERR_OFFSET    18
#define HIPCIEC_TL_REG_TL_RX_CPLH0_ECC_2BIT_ERR_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CPLH0_ECC_2BIT_ERR_OFFSET    17
#define HIPCIEC_TL_REG_TL_RX_CPLH0_ECC_1BIT_ERR_LEN       1
#define HIPCIEC_TL_REG_TL_RX_CPLH0_ECC_1BIT_ERR_OFFSET    16
#define HIPCIEC_TL_REG_TL_RX_NPD1_ECC_2BIT_ERR_LEN        1
#define HIPCIEC_TL_REG_TL_RX_NPD1_ECC_2BIT_ERR_OFFSET     15
#define HIPCIEC_TL_REG_TL_RX_NPD1_ECC_1BIT_ERR_LEN        1
#define HIPCIEC_TL_REG_TL_RX_NPD1_ECC_1BIT_ERR_OFFSET     14
#define HIPCIEC_TL_REG_TL_RX_NPD0_ECC_2BIT_ERR_LEN        1
#define HIPCIEC_TL_REG_TL_RX_NPD0_ECC_2BIT_ERR_OFFSET     13
#define HIPCIEC_TL_REG_TL_RX_NPD0_ECC_1BIT_ERR_LEN        1
#define HIPCIEC_TL_REG_TL_RX_NPD0_ECC_1BIT_ERR_OFFSET     12
#define HIPCIEC_TL_REG_TL_RX_NPH1_ECC_2BIT_ERR_LEN        1
#define HIPCIEC_TL_REG_TL_RX_NPH1_ECC_2BIT_ERR_OFFSET     11
#define HIPCIEC_TL_REG_TL_RX_NPH1_ECC_1BIT_ERR_LEN        1
#define HIPCIEC_TL_REG_TL_RX_NPH1_ECC_1BIT_ERR_OFFSET     10
#define HIPCIEC_TL_REG_TL_RX_NPH0_ECC_2BIT_ERR_LEN        1
#define HIPCIEC_TL_REG_TL_RX_NPH0_ECC_2BIT_ERR_OFFSET     9
#define HIPCIEC_TL_REG_TL_RX_NPH0_ECC_1BIT_ERR_LEN        1
#define HIPCIEC_TL_REG_TL_RX_NPH0_ECC_1BIT_ERR_OFFSET     8
#define HIPCIEC_TL_REG_TL_RX_PD1_ECC_2BIT_ERR_LEN         1
#define HIPCIEC_TL_REG_TL_RX_PD1_ECC_2BIT_ERR_OFFSET      7
#define HIPCIEC_TL_REG_TL_RX_PD1_ECC_1BIT_ERR_LEN         1
#define HIPCIEC_TL_REG_TL_RX_PD1_ECC_1BIT_ERR_OFFSET      6
#define HIPCIEC_TL_REG_TL_RX_PD0_ECC_2BIT_ERR_LEN         1
#define HIPCIEC_TL_REG_TL_RX_PD0_ECC_2BIT_ERR_OFFSET      5
#define HIPCIEC_TL_REG_TL_RX_PD0_ECC_1BIT_ERR_LEN         1
#define HIPCIEC_TL_REG_TL_RX_PD0_ECC_1BIT_ERR_OFFSET      4
#define HIPCIEC_TL_REG_TL_RX_PH1_ECC_2BIT_ERR_LEN         1
#define HIPCIEC_TL_REG_TL_RX_PH1_ECC_2BIT_ERR_OFFSET      3
#define HIPCIEC_TL_REG_TL_RX_PH1_ECC_1BIT_ERR_LEN         1
#define HIPCIEC_TL_REG_TL_RX_PH1_ECC_1BIT_ERR_OFFSET      2
#define HIPCIEC_TL_REG_TL_RX_PH0_ECC_2BIT_ERR_LEN         1
#define HIPCIEC_TL_REG_TL_RX_PH0_ECC_2BIT_ERR_OFFSET      1
#define HIPCIEC_TL_REG_TL_RX_PH0_ECC_1BIT_ERR_LEN         1
#define HIPCIEC_TL_REG_TL_RX_PH0_ECC_1BIT_ERR_OFFSET      0

#define HIPCIEC_TL_REG_TL_RX_CCIX_BP_LEN    1
#define HIPCIEC_TL_REG_TL_RX_CCIX_BP_OFFSET 3
#define HIPCIEC_TL_REG_TL_RX_CPL_BP_LEN     1
#define HIPCIEC_TL_REG_TL_RX_CPL_BP_OFFSET  2
#define HIPCIEC_TL_REG_TL_RX_NP_BP_LEN      1
#define HIPCIEC_TL_REG_TL_RX_NP_BP_OFFSET   1
#define HIPCIEC_TL_REG_TL_RX_P_BP_LEN       1
#define HIPCIEC_TL_REG_TL_RX_P_BP_OFFSET    0

#define HIPCIEC_TL_REG_TL_RX_ECC_1BIT_ERR_CNT_LEN    8
#define HIPCIEC_TL_REG_TL_RX_ECC_1BIT_ERR_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_ERR_1BIT_ADDR_TYPE_LEN    8
#define HIPCIEC_TL_REG_TL_RX_ERR_1BIT_ADDR_TYPE_OFFSET 16
#define HIPCIEC_TL_REG_TL_RX_ECC_1BIT_ERR_ADDR_LEN     16
#define HIPCIEC_TL_REG_TL_RX_ECC_1BIT_ERR_ADDR_OFFSET  0

#define HIPCIEC_TL_REG_TL_RX_ECC_2BIT_ERR_CNT_LEN    8
#define HIPCIEC_TL_REG_TL_RX_ECC_2BIT_ERR_CNT_OFFSET 0

#define HIPCIEC_TL_REG_TL_RX_ERR_2BIT_ADDR_TYPE_LEN    8
#define HIPCIEC_TL_REG_TL_RX_ERR_2BIT_ADDR_TYPE_OFFSET 16
#define HIPCIEC_TL_REG_TL_RX_ECC_2BIT_ERR_ADDR_LEN     16
#define HIPCIEC_TL_REG_TL_RX_ECC_2BIT_ERR_ADDR_OFFSET  0

#define HIPCIEC_TL_REG_TL_RX_ECC_CFG_TYPE_LEN    8
#define HIPCIEC_TL_REG_TL_RX_ECC_CFG_TYPE_OFFSET 8
#define HIPCIEC_TL_REG_TL_RX_ECC_CFG_LEN         3
#define HIPCIEC_TL_REG_TL_RX_ECC_CFG_OFFSET      0

#define HIPCIEC_TL_REG_TL_MSIX_TABLE_SIZE_0_LEN    11
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_SIZE_0_OFFSET 0

#define HIPCIEC_TL_REG_TL_MSIX_TABLE_SIZE_1_LEN    11
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_SIZE_1_OFFSET 0

#define HIPCIEC_TL_REG_TL_MSIX_TABLE_SIZE_2_LEN    11
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_SIZE_2_OFFSET 0

#define HIPCIEC_TL_REG_TL_MSIX_TABLE_SIZE_3_LEN    11
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_SIZE_3_OFFSET 0

#define HIPCIEC_TL_REG_TL_MSIX_TABLE_OFFSET_0_LEN    29
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_OFFSET_0_OFFSET 3
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_BIR_0_LEN       3
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_BIR_0_OFFSET    0

#define HIPCIEC_TL_REG_TL_MSIX_TABLE_OFFSET_1_LEN    29
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_OFFSET_1_OFFSET 3
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_BIR_1_LEN       3
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_BIR_1_OFFSET    0

#define HIPCIEC_TL_REG_TL_MSIX_TABLE_OFFSET_2_LEN    29
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_OFFSET_2_OFFSET 3
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_BIR_2_LEN       3
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_BIR_2_OFFSET    0

#define HIPCIEC_TL_REG_TL_MSIX_TABLE_OFFSET_3_LEN    29
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_OFFSET_3_OFFSET 3
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_BIR_3_LEN       3
#define HIPCIEC_TL_REG_TL_MSIX_TABLE_BIR_3_OFFSET    0

#define HIPCIEC_TL_REG_TL_PBA_TABLE_OFFSET_0_LEN    29
#define HIPCIEC_TL_REG_TL_PBA_TABLE_OFFSET_0_OFFSET 3
#define HIPCIEC_TL_REG_TL_PBA_TABLE_BIR_0_LEN       3
#define HIPCIEC_TL_REG_TL_PBA_TABLE_BIR_0_OFFSET    0

#define HIPCIEC_TL_REG_TL_PBA_TABLE_OFFSET_1_LEN    29
#define HIPCIEC_TL_REG_TL_PBA_TABLE_OFFSET_1_OFFSET 3
#define HIPCIEC_TL_REG_TL_PBA_TABLE_BIR_1_LEN       3
#define HIPCIEC_TL_REG_TL_PBA_TABLE_BIR_1_OFFSET    0

#define HIPCIEC_TL_REG_TL_PBA_TABLE_OFFSET_2_LEN    29
#define HIPCIEC_TL_REG_TL_PBA_TABLE_OFFSET_2_OFFSET 3
#define HIPCIEC_TL_REG_TL_PBA_TABLE_BIR_2_LEN       3
#define HIPCIEC_TL_REG_TL_PBA_TABLE_BIR_2_OFFSET    0

#define HIPCIEC_TL_REG_TL_PBA_TABLE_OFFSET_3_LEN    29
#define HIPCIEC_TL_REG_TL_PBA_TABLE_OFFSET_3_OFFSET 3
#define HIPCIEC_TL_REG_TL_PBA_TABLE_BIR_3_LEN       3
#define HIPCIEC_TL_REG_TL_PBA_TABLE_BIR_3_OFFSET    0

#define HIPCIEC_TL_REG_TL_CFG_DEV_NUM_LEN    5
#define HIPCIEC_TL_REG_TL_CFG_DEV_NUM_OFFSET 8
#define HIPCIEC_TL_REG_TL_CFG_BUS_NUM_LEN    8
#define HIPCIEC_TL_REG_TL_CFG_BUS_NUM_OFFSET 0

#define HIPCIEC_TL_REG_TL_PD_VC1_CDT_DF_LEN    16
#define HIPCIEC_TL_REG_TL_PD_VC1_CDT_DF_OFFSET 16
#define HIPCIEC_TL_REG_TL_PH_VC1_SCALE_LEN     2
#define HIPCIEC_TL_REG_TL_PH_VC1_SCALE_OFFSET  14
#define HIPCIEC_TL_REG_TL_PD_VC1_SCALE_LEN     2
#define HIPCIEC_TL_REG_TL_PD_VC1_SCALE_OFFSET  12
#define HIPCIEC_TL_REG_TL_PH_VC1_CDT_DF_LEN    12
#define HIPCIEC_TL_REG_TL_PH_VC1_CDT_DF_OFFSET 0

#define HIPCIEC_TL_REG_TL_VC1_CDT_INI_UP_DF_LEN    1
#define HIPCIEC_TL_REG_TL_VC1_CDT_INI_UP_DF_OFFSET 0

#define HIPCIEC_TL_REG_TL_CCIX_VENDOR_ID_LEN    16
#define HIPCIEC_TL_REG_TL_CCIX_VENDOR_ID_OFFSET 0

#define HIPCIEC_TL_REG_TL_CCIX_PD_CREDIT_LEFT_LEN    16
#define HIPCIEC_TL_REG_TL_CCIX_PD_CREDIT_LEFT_OFFSET 16
#define HIPCIEC_TL_REG_TL_CCIX_PH_CREDIT_LEFT_LEN    12
#define HIPCIEC_TL_REG_TL_CCIX_PH_CREDIT_LEFT_OFFSET 0

#define HIPCIEC_TL_REG_TL_PD_VC1_CDT_LEN    16
#define HIPCIEC_TL_REG_TL_PD_VC1_CDT_OFFSET 16
#define HIPCIEC_TL_REG_TL_PH_VC1_CDT_LEN    12
#define HIPCIEC_TL_REG_TL_PH_VC1_CDT_OFFSET 0

#define HIPCIEC_TL_REG_TL_VC1_CDT_INI_UP_LEN    1
#define HIPCIEC_TL_REG_TL_VC1_CDT_INI_UP_OFFSET 0

#define HIPCIEC_TL_REG_TL_CCIX_ERR_HED_DW0_LEN    32
#define HIPCIEC_TL_REG_TL_CCIX_ERR_HED_DW0_OFFSET 0

#define HIPCIEC_TL_REG_TL_CCIX_ERR_HED_DW1_LEN    32
#define HIPCIEC_TL_REG_TL_CCIX_ERR_HED_DW1_OFFSET 0

#define HIPCIEC_TL_REG_TL_CCIX_ERR_HED_DW2_LEN    32
#define HIPCIEC_TL_REG_TL_CCIX_ERR_HED_DW2_OFFSET 0

#define HIPCIEC_TL_REG_TL_CCIX_ERR_HED_DW3_LEN    32
#define HIPCIEC_TL_REG_TL_CCIX_ERR_HED_DW3_OFFSET 0

#define HIPCIEC_TL_REG_ECO_TL_LEN    16
#define HIPCIEC_TL_REG_ECO_TL_OFFSET 0

#endif // __HIPCIEC_TL_REG_REG_OFFSET_FIELD_H__
